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本文介紹了電纜測(cè)試儀的測(cè)量方法,并提出了一種使用FPGA實(shí)現(xiàn)誤碼測(cè)試及衰減測(cè)試的設(shè)計(jì)及實(shí)現(xiàn)方法。該設(shè)計(jì)可通過(guò)FPGA內(nèi)建的異步串行接口向主控計(jì)算機(jī)傳遞誤碼信息,也可以通過(guò)數(shù)碼管實(shí)時(shí)顯示一段時(shí)間內(nèi)的誤碼率,在系統(tǒng)設(shè)計(jì)中,采用DDS技術(shù)產(chǎn)生高精度的正弦信號(hào),將該信號(hào)通過(guò)真有效值(RMS)芯片轉(zhuǎn)換為直流電平,再將該信號(hào)通過(guò)AD轉(zhuǎn)換芯片轉(zhuǎn)換為數(shù)字信號(hào)。本文還介紹了該系統(tǒng)的構(gòu)成和工作流程,然后重點(diǎn)分析了關(guān)鍵技術(shù)的實(shí)現(xiàn):誤碼測(cè)試衰減測(cè)試m序列等。該測(cè)量?jī)x在試驗(yàn)測(cè)量中獲得了較高的測(cè)量高度,能滿(mǎn)足實(shí)際工程的應(yīng)用要求。
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專(zhuān)題概述
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