造價(jià)通
更新時(shí)間:2024.12.28
基于隨機(jī)通信邏輯的網(wǎng)絡(luò)控制器設(shè)計(jì)

格式:pdf

大?。?span class="single-tag-height">1.6MB

頁(yè)數(shù): 3頁(yè)

設(shè)計(jì)具有帶寬約束的網(wǎng)絡(luò)控制器,采用帶時(shí)倚強(qiáng)度的泊松過(guò)程形成隨機(jī)通信邏輯調(diào)度策略,實(shí)現(xiàn)系統(tǒng)狀態(tài)的有限次更新,根據(jù)其馬爾科夫跳變本質(zhì),基于更新時(shí)刻特性,協(xié)同設(shè)計(jì)控制器。仿真結(jié)果表明,引入隨機(jī)通信邏輯能減少狀態(tài)更新的次數(shù),降低網(wǎng)絡(luò)帶寬對(duì)控制性能的影響,提高系統(tǒng)的動(dòng)態(tài)性能。

基于SOPC的LED網(wǎng)絡(luò)控制器的設(shè)計(jì)與實(shí)現(xiàn)

格式:pdf

大?。?span class="single-tag-height">620KB

頁(yè)數(shù): 4頁(yè)

本文提出了一種基于SOPC的LED網(wǎng)絡(luò)控制器的設(shè)計(jì)方法。采用FPGA+SRAM+PHY/MAC的結(jié)構(gòu),構(gòu)建了網(wǎng)絡(luò)控制器硬件平臺(tái)。采用軟硬件協(xié)調(diào)設(shè)計(jì)理念,通過(guò)添加NiosII自定義外設(shè)IP軟核、利用FPGA和外部SRAM構(gòu)建大容量FIFO以及優(yōu)化網(wǎng)卡驅(qū)動(dòng)程序,實(shí)現(xiàn)TOE和RDMA功能,從而提高網(wǎng)絡(luò)控制器的帶寬、保證LED屏畫面流暢。系統(tǒng)測(cè)試表明,控制器性能穩(wěn)定,NiosII工作在50MHz時(shí),網(wǎng)絡(luò)控制器接收UDP數(shù)據(jù)的帶寬為60Mbps。

熱門知識(shí)

終結(jié)者網(wǎng)絡(luò)控制器

精華知識(shí)

終結(jié)者網(wǎng)絡(luò)控制器

最新知識(shí)

終結(jié)者網(wǎng)絡(luò)控制器
點(diǎn)擊加載更多>>

相關(guān)問(wèn)答

終結(jié)者網(wǎng)絡(luò)控制器
點(diǎn)擊加載更多>>
專題概述
終結(jié)者網(wǎng)絡(luò)控制器相關(guān)專題

分類檢索: