雙極-CMOS集成電路

（1）高速BiCMOS器件制作技術(shù)

1）以CMOS為基礎(chǔ)的BiCMOS工藝

BiCMOS技術(shù)是將單、雙極兩種工藝合適地融合在一起的技術(shù)，但這絕不是簡單、機(jī)械地?fù)胶驮谝黄?，很多工藝可以一塊兒或設(shè)法結(jié)合在一起做。BiCMOS工藝主要有兩種：一是以CMOS為基礎(chǔ)的BiCMOS工藝，這種工藝對保證CMOS器件的性能較為有利；二是以雙極工藝為基礎(chǔ)的BiCMOS工藝，這種工藝比較張揚(yáng)BJT器件的性能。圖1是以CMOS為基礎(chǔ)的0.8μm BiCMOS器件的縱向剖面圖。

BiCMOS－C型是只使用少數(shù)雙極性晶體管來驅(qū)動(dòng)長線一輸出緩存器，而BiCMOS－E型則主要是以ECL技術(shù)為主，用CMOS晶體管做為大型存儲(chǔ)部件。這兩種類型的BiCMOS由于需要將雙極性晶

雙極-CMOS集成電路(BiCMOS)體管和MOSFET（金屬氧化半導(dǎo)體場效應(yīng)晶體管）集成于同一芯片，生產(chǎn)工藝復(fù)雜，比制造同種復(fù)雜程序的CMOS器件花費(fèi)要高，它的成功與否將取決于CMOS、GaAs在其各自應(yīng)用領(lǐng)域取得成功的程度。BiCMOS－E性能不及GaAs與純ECL技術(shù)，因此在高檔應(yīng)用場合性能不能與GaAs與純ECL相抗衡。另一方面，BiCMOS的價(jià)格又不如CMOS便宜，因此，BiCMOS－C必須爭取在價(jià)格上接近于CMOS，而在性能上又要能趕上GaAs技術(shù)。

由圖1可見，以外延雙阱CMOS工藝為基礎(chǔ)，在N阱內(nèi)增加了N 埋層和集電極接觸深N 注入（圖中左邊BJT），以減少BJT器件的集電極串聯(lián)電阻阻值，降低飽和管壓降；用P 區(qū)（或N 區(qū)）注入制作基區(qū)；發(fā)射區(qū)采取多晶硅摻雜形式，與MOS器件的柵區(qū)摻雜形式一致，制作多晶硅BJT器件。因此這種高速BiCMOS制造工藝原則上不需要增加其它的重要工序。

2）以雙極工藝為基礎(chǔ)的BiCMOS工藝

在國外，先進(jìn)的雙極工藝一旦被開發(fā)出來，就被用于BiCMOS工藝。以雙極工藝為基礎(chǔ)的BiCMOS工藝即為一例，這種工藝的BiCMOS既顧全了CMOS器件，使其與純CMOS工藝中的器件相比性能毫不遜色；同時(shí)又兼顧了BJT器件，使其與新的純雙極工藝中的器件不相上下。

這種工藝是在雙阱CMOS工藝中加上精心設(shè)計(jì)的4張版圖來制作BJT器件的。該BiCMOS工藝中BJT器件的外基區(qū)和PMOS管的源、漏區(qū)同時(shí)形成，BJT器件的發(fā)射區(qū)可與NMOS管的源、漏區(qū)同時(shí)形成。所制作的BiCMOS器件縱向剖面圖如圖2所示。

雙極-CMOS集成電路(BiCMOS)

（2）高速BiCMOS電路制作工藝和微細(xì)加工技術(shù)的特殊考慮

1）雙阱結(jié)構(gòu)中的阱結(jié)構(gòu)尺寸及其埋層

對BiCMOS電路來說，需要仔細(xì)研究CMOS阱和BJT器件的集電極的工藝要求。一個(gè)主要的工藝設(shè)計(jì)折衷方案涉及到外延層和阱的輪廓特性。對于BJT器件，一方面集電極-發(fā)射極之間的反向擊穿電壓U（BR）CEO、集電極電阻和電容，以及生產(chǎn)工藝的可控制性決定了外延層的最低厚度；另一方面，如果外延層太厚，特征頻率fT就會(huì)下降而集電極電阻RC值就會(huì)增大。對于MOS器件，在制作PMOS器件時(shí)使用N 埋層就要求外延層必須足夠厚，以避免過大的結(jié)電容和PMOS器件的背偏置體效應(yīng)（back-bias body effect）。

雙阱結(jié)構(gòu)中的N阱不僅影響PMOS器件，而且也可作為NPN型BJT器件的集電極。因此，除了應(yīng)充分保證CMOS器件的性能以外，N阱摻雜既要足夠重以防止Kirk效應(yīng)（Kirk effect），同時(shí)又應(yīng)足夠輕，以增高BJT器件的U（BR）CEO。

2）外延層與自摻雜

在兩種類型的埋層上生成輕摻雜的薄外延層，對外延沉積工藝來說是一種挑戰(zhàn)。必須使在垂直和水平方向的兩種類型雜質(zhì)的自摻雜盡量地小，以避免在阱中需要過量的反摻雜。

3）利用雜質(zhì)離子注入降低MOS器件閾值電壓

在PMOS器件的溝道區(qū)通過硼離子注入調(diào)節(jié)，降低其閾值電壓；制作NMOS器件溝道區(qū)時(shí)注入磷離子，不僅可使NMOS器件的閾值電壓分散性大為減小，而且還可減小N阱同P型襯墊的摻雜濃度比值。這一技術(shù)意味著N阱區(qū)摻雜濃度可以降低，因而NMOS器件的閾值電壓大為減小，結(jié)果使通信用BiCMOS電路可在低電源電壓（3.3V）下工作。

4）用硅柵自對準(zhǔn)工藝減小交疊電容

制作MOS器件時(shí)采用硅柵自對準(zhǔn)（在柵下源、漏區(qū)極少擴(kuò)展）工藝，使柵-源和柵-漏擴(kuò)散區(qū)的重疊大大減小，柵-源及柵-漏交疊電容相應(yīng)地大為減小。這樣做有利于硅柵雙阱BiCMOS電路的工作速度得以提高。此外，硅柵自對準(zhǔn)工藝也可明顯減小設(shè)計(jì)同樣溝長的MOS器件所需要的版圖尺寸，因而芯片的集成度得到了提高（大約提高30%）。

5）用高電阻率P型硅襯墊來提高工作速度

BiCMOS器件應(yīng)采用高電阻率P型硅襯墊，這樣既與CMOS、射極耦合邏輯電路（ECL）和砷化硅（GaAs）工藝有良好的兼容性，又降低了NMOS器件的結(jié)電容，有利于提高通信和信息處理用BiCMOS電路的速度。

（1） 通信SOC高性能BiCMOS技術(shù)的一個(gè)重要研發(fā)方向

最近幾年來，通信應(yīng)用頻率正在不斷增加，幾乎所有應(yīng)用領(lǐng)域都將進(jìn)入雙吉赫茲頻段。如何順應(yīng)通信形勢發(fā)展的要求，將通信系統(tǒng)中多種功能集成在一個(gè)芯片上，即組成片上系統(tǒng)（System On a Chip，簡稱SOC），則無疑是一種較佳的解決方案。這樣一來，SOC不再僅僅限于低頻CMOS芯片的設(shè)計(jì)中，而且也包括了高頻有線和無線通信BiCMOS芯片，這是當(dāng)今高性能BiCMOS技術(shù)的一個(gè)重要研發(fā)方向。

SOC的概念是在20世紀(jì)90年代提出來的，它既克服了多芯片集成系統(tǒng)制作和運(yùn)行中所產(chǎn)生的一些困難，又獲得了更高的系統(tǒng)性能。例如，CPU芯片工作速度非常高（傳輸延遲小于幾十皮秒），但是如果存儲(chǔ)器芯片依舊與CPU分開，則由于訪址延時(shí)的加入，這種高速性能在計(jì)算機(jī)通信和未來個(gè)人通信中就體現(xiàn)不出來。即便使用光束傳送信號(hào)，延時(shí)也只有3.3ps/mm。這就要求把存儲(chǔ)器和CPU集成到一個(gè)芯片上去?？梢灶A(yù)見，將更多功能集成到一個(gè)芯片上，還能解決今后芯片管腳數(shù)目增多、測試?yán)щy和成本較高等一系列問題。

SOC主要有3種類型：一是以CPU為核心，集成各種存儲(chǔ)器、控制電路和系統(tǒng)時(shí)鐘等，乃至集I/O功能和A/D、D/A轉(zhuǎn)換功能于一個(gè)芯片上；二是以數(shù)字信號(hào)處理器（DSP）為核心，多功能集成；三是上述2種之混合或者把系統(tǒng)算法與芯片結(jié)構(gòu)有機(jī)結(jié)合的SOC。

總之，SOC的發(fā)展并不僅僅是設(shè)計(jì)上的問題，而且也是先進(jìn)的工藝技術(shù)的實(shí)現(xiàn)問題。SOC是很多模塊的集成，而且各種模塊電路功能的不同，對工藝的要求也是不一樣的，有的要求高集成度，有的要求高速，有的要求強(qiáng)驅(qū)動(dòng)，有的則要求低功耗；有的是數(shù)字電路，而有的則是模擬電路。但是，BiCMOS工藝更能滿足如此復(fù)雜的技術(shù)要求，先進(jìn)的BiCMOS技術(shù)將會(huì)使發(fā)展通信SOC如虎添翼。

（2） 低壓、全擺幅、高速BiCMOS電路的一個(gè)研究熱點(diǎn)

如今，數(shù)字通信和internet網(wǎng)絡(luò)的電子產(chǎn)品對其中VLSI芯片低電源電壓、全輸出邏輯擺幅的要求日趨迫切。例如便攜式電子產(chǎn)品（如手機(jī)、筆記本電腦和個(gè)人數(shù)字助理等）因用電池供電，故電源電力極為有限，降低電源電壓不僅對減少電池充電次數(shù)、延長電池壽命，而且對減小IC器件的電場強(qiáng)度，以防止熱擊穿或熱電子效應(yīng)，都是非常必要的。先進(jìn)的BiCMOS技術(shù)已被證明在低壓、高速方面優(yōu)于CMOS技術(shù)。但是，BiCMOS數(shù)字集成電路存在的問題是：降低電源供電電壓，勢必影響到提高工作速度。已設(shè)計(jì)成功的邏輯單元電路有：瞬時(shí)飽和全擺幅式、電荷泵抽取式、鉗位全擺幅式（圖3（b））、自舉全擺幅式BiCMOS數(shù)字邏輯集成門電路、BiCMOS三態(tài)門和BiCMOS連線邏輯電路等等。2100433B

雙極-CMOS集成電路(BiCMOS)雙極-CMOS集成電路(BiCMOS)由雙極型門電路和互補(bǔ)金屬-氧化物——半導(dǎo)體（CMOS）門電路構(gòu)成的集成電路。特點(diǎn)是將雙極（Bipolar）工藝和CMOS工藝兼容，在同一芯片上以一定的電路形式將雙極型電路和CMOS電路集成在一起，兼有高密度 、低功耗和高速大驅(qū)動(dòng)能力等特點(diǎn)。

高性能BiCMOS電路于20世紀(jì)80年代初提出并實(shí)現(xiàn)，主要應(yīng)用在高速靜態(tài)存儲(chǔ)器、高速門陣列以及其他高速數(shù)字電路中，還可以制造出性能優(yōu)良的模/數(shù)混合電路，用于系統(tǒng)集成。有人預(yù)言，BiCMOS集成電路是繼CMOS集成電路形式之后最現(xiàn)實(shí)的下一代高速集成電路形式。

（1） 通信用數(shù)字邏輯電路、數(shù)字部件和門陣列等

由第二節(jié)可知，BiCMOS電路的優(yōu)化組合是用CMOS電路充當(dāng)高集成度、低功耗的電路部分，而僅用雙極型電路來做輸入/輸出（I/O）電路部分，這是最早的BiCMOS數(shù)字集成電路的設(shè)計(jì)方案。后來，更先進(jìn)的BiCMOS技術(shù)將BJT器件也集成到邏輯門中。與傳統(tǒng)的CMOS門一樣，由于門電路輸出端兩管輪番導(dǎo)通，所以這種BiCMOS邏輯門靜態(tài)功耗接近于零，而且在同樣的設(shè)計(jì)尺寸下，它們的速度將更快。盡管BJT器件的加入會(huì)增加20%的芯片面積，但是考慮到其帶負(fù)載能力的增強(qiáng)，BiCMOS門的實(shí)際集成度比CMOS門將有所增加。比較典型的BiCMOS邏輯門有：反相器（非門）、三態(tài)緩沖/驅(qū)動(dòng)器、與非門和或非門，它們分別如圖3（a）、（b）、（c）、（d）所示。本課題對這4個(gè)門均已進(jìn)行了硬件電路實(shí)驗(yàn)，所得實(shí)驗(yàn)數(shù)據(jù)為：平均傳輸延遲僅為十幾納秒，靜態(tài)功耗近似為零，動(dòng)態(tài)平均功耗也只有1～2mW。

雙極-CMOS集成電路(BiCMOS)

BiCMOS邏輯門在通信數(shù)字部件（如編碼器、譯碼器和模/數(shù)轉(zhuǎn)換器等）和門陣列的應(yīng)用中極為廣泛，因?yàn)樗纳瘸鰯?shù)一般為5～8，如此大的扇出數(shù)意味著具有較強(qiáng)的帶負(fù)載能力，而且BiCMOS門比CMOS門能更快速地驅(qū)動(dòng)這些負(fù)載。另外，BiCMOS門中的器件尺寸可以是一致的，這就降低了通信數(shù)字部件在物理設(shè)計(jì)上的難度；不同的CMOS電路對減小單位負(fù)載的傳輸延遲往往不同，而對于BiCMOS電路，由于雙極型推挽BJT器件隔開了CMOS電路的主體與負(fù)載，使得不同電路中負(fù)載的狀況變差都是相同的，這樣就簡化了通信和信息處理用數(shù)字邏輯部件和電路的設(shè)計(jì)任務(wù)，提高了工作效率。

（2） 通信用數(shù)字信號(hào)處理器（DSP）和微處理器（CPU）

若通信DSP和CPU等采用CMOS工藝，則芯片外主線就要有較大的帶電容負(fù)載的能力。傳統(tǒng)的接口驅(qū)動(dòng)電路采用雙極工藝制作，這樣可以保證數(shù)據(jù)傳輸速度，但是功耗卻大了些。以32位CPU為例，它包含有10個(gè)或者更多的接口器件，但同一時(shí)間內(nèi)只有一條主線是激活的，亦即每一條主線有90%的時(shí)間不工作。由于這種接口器件是單純雙極型的，即使不在工作時(shí)它也在不停地消耗功率，所以整個(gè)CPU的靜態(tài)功耗將會(huì)增大。

如果用BiCMOS器件做成接口驅(qū)動(dòng)電路，則處于非門工作狀態(tài)的驅(qū)動(dòng)器取用的電流就要小多了。在很多情況下，靜態(tài)功耗可以節(jié)省接近100%，而傳統(tǒng)主線接口驅(qū)動(dòng)電路的功耗約占整個(gè)系統(tǒng)功耗的30%，故這種節(jié)電效果非常顯著，因而特別適用于手機(jī)、個(gè)人數(shù)字處理器和筆記本電腦等一類使用電池的通信、計(jì)算機(jī)和網(wǎng)絡(luò)設(shè)備中。更為有利的是，BiCMOS數(shù)字集成電路的速度與先進(jìn)的雙極型電路不相上下，這與高速數(shù)字通信系統(tǒng)的速度要求是相適應(yīng)的。

用0.8μm BiCMOS已研制出主頻為100MHz的32位CPU電路。該電路中CMOS器件占97%，而BJT器件只占3%，BJT器件僅用于驅(qū)動(dòng)大負(fù)載電容或放大小的電平擺幅信號(hào)。圖4為算術(shù)邏輯單元（ALU）中四位一組的BiCMOS進(jìn)位傳輸電路。圖中Φ1為系統(tǒng)時(shí)鐘，Φ2為預(yù)充時(shí)鐘。由于BJT器件的存在，預(yù)充電平?jīng)Q定于BJT器件發(fā)射結(jié)壓降，所以預(yù)充電平降低為0.8V上下。電平擺幅的減小有利于提高該電路的運(yùn)算速度。32位字長的ALU要求有8個(gè)這樣的進(jìn)位傳輸電路，它的總傳輸延遲只有7.2ns，功耗也只有十幾毫瓦。

（3） 通信用BiCMOS SRAM和ROM等

由于純CMOS工藝無法生產(chǎn)出通信專用的高速度、大負(fù)載驅(qū)動(dòng)能力的SRAM和只讀存儲(chǔ)器（ROM）芯片，而BiCMOS SRAM和ROM芯片擁有與CMOS SRAM和ROM較為接近的集成度、功耗和更高的速度，故先進(jìn)的BiCMOS技術(shù)給SRAM和ROM產(chǎn)品的速度、容量和功耗等性能指標(biāo)的調(diào)和、折衷和互補(bǔ)提供了回旋余地。現(xiàn)以BiCMOS SRAM為例，介紹圖5所示的設(shè)計(jì)方案。它的主體存儲(chǔ)矩陣用P阱中專門設(shè)計(jì)的BiCMOS存儲(chǔ)單元組成，所設(shè)計(jì)的6管BiCMOS存儲(chǔ)單元如圖6所示，制作這種BiCMOS存儲(chǔ)矩陣的模塊區(qū)與CMOS的大致相同或略高；而圖5中的地址譯碼器、字線/位線驅(qū)動(dòng)器和讀寫控制電路及靈敏放大器等則可用BiCMOS電路。與全CMOS SRAM相比，本文提出的BiCMOS SRAM在低壓（VDD=3.3 V）下，其存儲(chǔ)單元存取速度提高了接近3倍，讀/寫一次僅需時(shí)6~8 ns，而且其備用單元功耗約為45.2nW/bit，而實(shí)用單元功耗也只有6.89μW/bit，均為較低的存儲(chǔ)單元功耗水平。這一結(jié)果充分表明了新的BiCMOS SRAM電路結(jié)構(gòu)是通信用高速、低壓SRAM中較為理想的一種設(shè)計(jì)方案。

雙極-CMOS集成電路(BiCMOS)

雙極-CMOS集成電路(BiCMOS)

同理，該設(shè)計(jì)思路同樣適用于ROM和可編程邏輯器件（PLD）的字線/位線驅(qū)動(dòng)器、改寫電路和讀控制電路以及其它通信ASIC芯片的存儲(chǔ)系統(tǒng)中。

（4） 通信模/數(shù)混合電路的應(yīng)用

用BiCMOS工藝可以將模擬和數(shù)字電路集成在同一塊芯片上。當(dāng)然芯片上大部分面積是有數(shù)字信號(hào)處理功能的CMOS單元電路，而剩下的芯片面積（約占15%～20%）用來做模擬電路單元以及芯片與外界模擬世界的接口電路。這些模擬電路單元包括I/O（包含電阻和NPN型BJT器件）、用BJT器件制作的運(yùn)算放大器、參考電壓和電流源、鎖存比較器和NPN型BJT器件組成的模擬電路（例如直接用來驅(qū)動(dòng)LED的電路）等。這種專用芯片可以用來做SDR系統(tǒng)的ADC和DAC、接/發(fā)射機(jī)的模/數(shù)混合電路以及其它通信系統(tǒng)應(yīng)用場合。

因?yàn)镸OS管的閾值電壓UTH對工藝過程和器件尺寸非常敏感，而BJT器件的開啟電壓UBE比UTH更容易精確控制，所以BJT器件更容易得到性能良好的匹配對管。這種優(yōu)良匹配對管的雙極型集成運(yùn)算放大器的補(bǔ)償電壓比MOS運(yùn)放小一個(gè)數(shù)量級。BiCMOS運(yùn)算放大器具有雙極型電路部分的低輸入補(bǔ)償電壓和高增益，以及CMOS電路部分的低功耗和高集成度。這種強(qiáng)強(qiáng)聯(lián)合的先進(jìn)工藝，亦被用于軟件無線電（SDR）系統(tǒng)中的高速、低功耗A/D和D/A轉(zhuǎn)換器。