時(shí)鐘信號(hào)延滯

時(shí)鐘信號(hào)延滯（latency）又被稱為插入延遲（insertion delay），它包括兩部分，即時(shí)鐘源（clock source）插入延遲和時(shí)鐘網(wǎng)絡(luò)（clock network）插入延遲。時(shí)鐘源插入延遲是來(lái)自系統(tǒng)（即時(shí)鐘源或來(lái)自芯片）到當(dāng)前芯片（或到當(dāng)前模塊）時(shí)鐘根節(jié)點(diǎn)（clock root pin）之間的延遲，時(shí)鐘網(wǎng)絡(luò)延遲是時(shí)鐘樹的延遲。從時(shí)鐘源到時(shí)鐘樹寄存器的插入延遲事實(shí)上包括了兩者之和（圖1），即總插入延遲。在理想時(shí)鐘的情況下，人們假定時(shí)鐘網(wǎng)絡(luò)插入延遲為零。在時(shí)鐘樹綜合時(shí)，時(shí)鐘延滯的數(shù)值會(huì)直接用來(lái)對(duì)偏差做計(jì)算和固定。

上述兩種延遲的定義可以通過(guò)特定的選項(xiàng)加以區(qū)分，如：

set_clock_latency 2.0 -source [get_clocks {cpu_clk}]

set_clock_latency 2.0 [get_clocks {cpu_clk}]

前者定義了時(shí)鐘源的插入延遲，而后者定義了時(shí)鐘網(wǎng)絡(luò)插入延遲，兩者通過(guò)-source選項(xiàng)加以區(qū)分。

時(shí)鐘源的插入延遲定義到芯片的頂層則是留給板級(jí)設(shè)計(jì)人員用的。在芯片設(shè)計(jì)中，在邏輯設(shè)計(jì)階段利用該值附加在理想時(shí)鐘上，從而模擬真實(shí)時(shí)鐘的結(jié)果。當(dāng)時(shí)鐘源的插入延遲定到模塊層次上，則可滿足特定模塊之間時(shí)序先后的特定設(shè)計(jì)需求 。

顯存速度越快，單位時(shí)間交換的數(shù)據(jù)量也就越大，在同等情況下顯卡性能將會(huì)得到明顯提升。顯存的時(shí)鐘周期一般以ns（納秒）為單位，工作頻率以MHz為單位。顯存時(shí)鐘周期跟工作頻率一一對(duì)應(yīng)，它們之間的關(guān)系為:工作頻率=1÷時(shí)鐘周期×1000。如果顯存頻率為166MHz，那么它的時(shí)鐘周期為1÷166×1000=6ns。

對(duì)于DDR SDRAM或者DDR2、DDR3顯存來(lái)說(shuō)，描述其工作頻率時(shí)用的是等效輸出頻率。因?yàn)槟茉跁r(shí)鐘周期的上升沿和下降沿都能傳送數(shù)據(jù)，所以在工作頻率和數(shù)據(jù)位寬度相同的情況下，顯存帶寬是SDRAM的兩倍。換句話說(shuō)，在顯存時(shí)鐘周期相同的情況下，DDR SDRAM顯存的等效輸出頻率是SDRAM顯存的兩倍。例如，5ns的SDRAM顯存的工作頻率為200MHz，而5ns的DDR SDRAM或者DDR2、DDR3顯存的等效工作頻率就是400MHz。常見(jiàn)顯存時(shí)鐘周期有5ns、4ns、3.8ns、3.6ns、3.3ns、2.8ns、2.0ns、1.6ns、1.1ns，甚至更低。