感應移相器實現(xiàn)方法

本設計采用基于芯片的自頂向下的設計方法，除鎖相環(huán)電路及顯示器外，圖1中的其它功能塊均被設計在一片Lattice公司的ispLS1016E中。設計工具選用Lattice公司和DataI/O公司等聯(lián)合設計的ispEXPERTSYSTEM設計應用軟件。該軟件是一套進行CPLD設計的高級設計工具，它基于Windows操作系統(tǒng)，支持多種模式設計輸入，如VHDL語言、Verilog語言、ABEL-HDL語言、原理圖等。該軟件支持邏輯功能仿真、器件時序仿真及邏輯綜合，是一種較為先進的CPLD設計系統(tǒng)。在移相器電路設計中，系統(tǒng)頂層設計包括子系統(tǒng)功能分配、內(nèi)部功能塊的連接和對外的接口關(guān)系，采用原理圖輸入;底層設計既可完全采用VHDL語言或ABEL-HDL語言描述，也可利用ispEXPERTSYSTEM強大的宏庫功能，采用原理圖輸入。圖2為由原理圖輸入方法實現(xiàn)的移相器輸出控制電路

圖中，D0、D1為兩位象限碼輸入，它們來自于象限碼鎖存器;A7、A3、A0為89判別標志輸入，它們來自于模90計數(shù)器的輸出端，當A7、A3、A0均為"1"時，表示一個計數(shù)周期結(jié)束，在下一個計數(shù)脈沖來到時，計數(shù)器應復零;CLK為控制器時鐘輸入端，CLK來自于鎖相環(huán)的輸出，它的頻率為360fi;CLK1為移相輸出觸發(fā)器的時鐘輸入端，該信號來自于數(shù)值比較器的"="輸出端，CLK1的頻率為4fi。電路有三個輸出端，即R、PD和OUT。其中R為計數(shù)器同步清零信號，PD為鎖相環(huán)鑒相器的輸入信號，這兩路信號為系統(tǒng)內(nèi)部反饋輸出信號;OUT為移相器的輸出信號，在頂層設計中，必須加緩沖器，鎖定在ispLS1016E的管腳上。

輸入信號的頻率為fi，數(shù)字鎖相環(huán)被設置在360倍輸入信號頻率上，即鎖相環(huán)輸出頻率為360fi。90分頻器由8421BCD碼計數(shù)器構(gòu)成的模90計數(shù)器組成，對鎖相環(huán)輸出信號進行計數(shù)分頻，并將計數(shù)器的輸出以8421BCD碼的形式輸入數(shù)值比較器，該信號將和來自鎖存器的相角碼進行比較。相角碼為兩位8421BCD碼，它的值為所需相移角度數(shù)對于90求余運算所得的結(jié)果。象限碼為所需相移角度數(shù)整除90所得的結(jié)果，用兩位二進制碼表示。象限碼表示相移角所在的象限，其第一到第四象限的象限碼分別表示為00、01、01、11。例如，所需相移角度數(shù)為295°，則295-3X90=25，所以對應的相角碼為00100101，由于相移角位于第四象限，其象碼為11。當計數(shù)器計到和相角碼相等時，比較器輸出"="為"1"電平。

由于鎖相環(huán)的輸出頻率是360fi，計數(shù)器工作的每一循環(huán)為除以90，因而在輸入信號的每個周期內(nèi)，數(shù)值比較器輸出"="為"1"電平的狀態(tài)就出現(xiàn)四次。這樣，通過移相輸出控制電路，在象限碼的作用下，就可獲得精確的移相信號輸出。圖1中，移相輸出控制電路除形成移相信號外，還產(chǎn)生計數(shù)器復位信號、鎖相環(huán)鑒相器輸入信號，通過鎖相環(huán)的自動調(diào)節(jié)功能，以保證信號和輸入信號的循環(huán)周期相一致，并和計數(shù)器復位信號同相。圖中，譯碼模塊顯示相移角度數(shù)。

感應移相器常用于同步檢測器的數(shù)據(jù)處理系統(tǒng)中。傳統(tǒng)移相器的實現(xiàn)方法有多種，大致可分為模擬式和數(shù)字式兩類。模擬式移相器電路復雜、線性差、精度低;而數(shù)字式移相器大多以標準邏輯器件(如中小規(guī)模TTL系列、CMOS系列)按傳統(tǒng)數(shù)字系統(tǒng)設計方法設計而成，其主要缺點是邏輯規(guī)模小、功耗大、可靠性低。本文介紹一種基于在系統(tǒng)可編程邏輯器件實現(xiàn)的新型可編程數(shù)字移相器的設計方案，該移相器移相范圍為0~360°，分辨率為1°，它可以方便地和微處理機及其它設備聯(lián)接，以構(gòu)成自動化同步檢測器數(shù)據(jù)處理系統(tǒng)。