高速電路設(shè)計仿真實戰(zhàn)：信號與電源完整性

第1章 對的時間做對的事情

1．1 SI、PI概述

1．1．1 高速先生看信號完整性

1．1．2 高速先生看電源完整性

1．1．3 高速領(lǐng)域的現(xiàn)狀及存在的問題

1．1．4 高速先生看設(shè)計規(guī)則

1．2 什么是對的時間

1．2．1 信號上升時間與傳播延時

1．2．2 高速串行總線

1．3 對的時間，我們要做哪些對的事情

1．3．1 并行總線的設(shè)計要點

1．3．2 串行總線“小時候”

1．3．3 *高的信號速率

1．4 如何面對高速設(shè)計的挑戰(zhàn)

第2章 高速設(shè)計的基礎(chǔ)知識

2．1 基本概念

2．1．1 時域與頻域

2．1．2 高頻與高速

2．2 S參數(shù)

2．2．1 如何描述通道

2．2．2 S參數(shù)簡介

2．3 電阻、電容、電感

2．3．1 電阻與阻抗

2．3．2 電容的物理基礎(chǔ)

2．3．3 電感的物理基礎(chǔ)

2．3．4 真實電容與電感的阻抗

2．4 基礎(chǔ)知識的作用

第3章 傳輸線的基本特性

3．1 傳輸線的阻抗與延時

3．1．1 傳輸線概述

3．1．2 信號的傳輸速度與延時

3．1．3 傳輸線零階模型

3．1．4 傳輸線一階模型

3．1．5 阻抗的計算

3．2 傳輸線的損耗

3．2．1 趨膚效應(yīng)與導(dǎo)體損耗

3．2．2 損耗正切角與介質(zhì)損耗

3．2．3 傳輸線的二階模型

3．2．4 如何減小損耗

3．2．5 微帶線的損耗

3．2．6 參考電源層

第4章 傳輸線的反射拓撲與端接

4．1 傳輸線的反射

4．1．1 反射原理

4．1．2 反射與時間

4．1．3 頻域中的反射

4．2 拓撲與端接

4．2．1 拓撲結(jié)構(gòu)的種類

4．2．2 T形拓撲結(jié)構(gòu)解析

4．2．3 端接介紹

4．2．4 源端串聯(lián)端接

4．2．5 末端并聯(lián)端接

4．2．6 戴維南端接與RC端接

4．2．7 Flyby拓撲結(jié)構(gòu)

第5章 串擾從入門到進階

5．1 理解串擾

5．1．1 電磁場的世界觀

5．1．2 理性的串擾

5．2 串擾分析

5．2．1 近端串擾與遠端串擾

5．2．2 串擾的估值

5．2．3 串擾與包地

5．3 差分線

5．3．1 串擾與差分線

5．3．2 差分線的阻抗

5．3．3 模態(tài)與傳輸速度

第6章 高速PCB層疊設(shè)計基礎(chǔ)

6．1 層疊設(shè)計概述

6．1．1 層疊設(shè)計與阻抗控制的幾個層次

6．1．2 常規(guī)層疊設(shè)計需要了解的板材知識

6．2 與層疊設(shè)計相關(guān)的關(guān)鍵要點

6．2．1 信號回流與參考平面

6．2．2 數(shù)/?；旌显O(shè)計時“地”的分割

6．2．3 串擾與層疊設(shè)計

6．2．4 “地”平面可以隔*串擾嗎？

6．3 層疊設(shè)計流程

6．3．1 層數(shù)規(guī)劃

6．3．2 板材選擇

6．3．3 層疊之阻抗設(shè)計

6．3．4 阻抗的其他問題

6．4 層疊規(guī)劃案例

6．4．1 6層板層疊及假八層問題

6．4．2 12層板層疊案例

第7章 時序概述與時序設(shè)計

7．1 時序概述——故事從等長講起

7．1．1 那些年，我們一起繞過的等長

7．1．2 等長還是等時

7．1．3 關(guān)于時序的小故事

7．2 共同時鐘總線的時序

7．2．1 時序參數(shù)及公式

7．2．2 時序計算案例

7．3 源同步時鐘總線的時序

7．4 串行總線時代開啟

7．5 等長與等時

7．6 繞線與時序

第8章 DDRx設(shè)計與仿真

8．1 DDRx簡介

8．1．1 DDRx的前世與今生

8．1．2 DDRx的關(guān)鍵技術(shù)介紹

8．2 DDRx布局布線

8．2．1 DDRx布局的那些事

8．2．2 DDRx布線的那些事

8．3 DDRx規(guī)范解讀

8．4 DDRx信號質(zhì)量與時序的關(guān)鍵問題

8．4．1 拓撲結(jié)構(gòu)——Flyby拓撲結(jié)構(gòu)或T形拓撲結(jié)構(gòu)

8．4．2 等長與間距

8．4．3 容性負載補償

8．4．4 時鐘信號差分電容

8．5 DDRx仿真與調(diào)試案例

第9章 高速串行總線設(shè)計與仿真

9．1 串行技術(shù)介紹

9．1．1 并行與串行

9．1．2 高速串行總線重要特征

9．2 高速串行總線布局布線通用要求

9．2．1 高速串行總線布局要求

9．2．2 高速串行總線通用布線要求

9．3 常見高速串行總線介紹

9．3．1 高速串行協(xié)議之10GBASE-KKR

9．3．2 高速串行協(xié)議之SFP

9．3．3 高速串行協(xié)議之100 GBASE-KR4

9．3．4 高速串行協(xié)議之CEI-28G-VSR

9．4 高速串行信號優(yōu)化案例

第10章 電源的設(shè)計與仿真——直流部分

10．1 電源完整性概述

10．1．1 高壓大電流電源的設(shè)計難點

10．1．2 低壓大電流電源的設(shè)計難點

10．2 開關(guān)電源

10．2．1 開關(guān)電源簡介

10．2．2 開關(guān)電源和線性電源

10．2．3 開關(guān)電源的布局

10．2．4 開關(guān)電源的布線

10．3 從直流角度看電源完整性

10．3．1 電源載流能力的重要性

10．3．2 孔銅厚度及面銅電鍍厚度

10．3．3 大孔還是小孔

10．3．4 壓降問題

10．3．5 電源直流設(shè)計總結(jié)

第11章 電源的設(shè)計與仿真——交流部分

11．1 電源交流問題概述

11．1．1 新的電源設(shè)計思路

11．1．2 目標阻抗的PDN設(shè)計方法

11．1．3 基于PDN的目標阻抗設(shè)計法的挑戰(zhàn)

11．2 電容設(shè)計

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《高速電路設(shè)計仿真實戰(zhàn)：信號與電源完整性》致力于用通俗易懂、有趣的語言風格，對SIPI的基礎(chǔ)知識、PCB的層疊與阻抗、DDR與SERDES相關(guān)的設(shè)計，以及在工作中收集到的問題進行講解，減少深奧的公式推導(dǎo)，增加感性理解，通過直觀的描述和簡單的案例介紹，讓廣大的硬件人員認識到什么是高速設(shè)計，在高速設(shè)計中需要做好哪些事情?！陡咚匐娐吩O(shè)計仿真實戰(zhàn)：信號與電源完整性》深入淺出，易于理解，工程案例豐富，既適合硬件工程師、硬件相關(guān)的研究人員閱讀；也適合高速仿真及測試相關(guān)專業(yè)領(lǐng)域的工程師、PCB設(shè)計工程師、EMC工程師，以及相關(guān)專業(yè)的學(xué)生學(xué)習(xí)。

第1章 緒論(1)

1.1 高速數(shù)字電路與信號完整性的定義(2)

1.1.1 高速數(shù)字電路的定義(2)

1.1.2 信號完整性的定義(4)

1.2 高速數(shù)字電路設(shè)計研究的內(nèi)容(5)

1.2.1 高速邏輯電路(5)

1.2.2 信號完整性(6)

1.2.3 電磁兼容(7)

1.2.4 電源完整性(8)

1.2.5 高速仿真模型(8)

1.3 高速數(shù)字電路的設(shè)計流程(9)

1.3.1 傳統(tǒng)的數(shù)字電路設(shè)計流程(9)

1.3.2 基于信號完整性分析的高速數(shù)字電路設(shè)計方法(10)

1.4 高速數(shù)字電路仿真設(shè)計軟件(11)

1.4.1 Apsim仿真軟件包(11)

1.4.2 Mentor Graphics公司的Hyperlynx仿真軟件(12)

1.4.3 Mentor Graphics公司的ICX3.0仿真軟件(12)

1.4.4 CADENCE公司的SPECCTRAQuest仿真工具(13)

1.4.5 Ansoft公司的Swave仿真工具(13)

1.4.6 Zuken公司的Hot-Stage4工具(13)

1.5 高速數(shù)字電路的發(fā)展趨勢(14)

第2章 高速信號完整性的基本理論(15)

2.1 基本電磁理論(15)

2.1.1 麥克斯韋方程組(15)

2.1.2 傳輸線理論(16)

2.1.3 匹配理論(20)

2.2 高速電路基礎(chǔ)知識(24)

2.2.1 時間與頻率、時域與頻域(24)

2.2.2 時間和距離(26)

2.2.3 集總系統(tǒng)與分布系統(tǒng)(27)

2.2.4 帶寬與上升時間(27)

2.2.5 四種電抗(30)

2.3 信號完整性的基本概念(30)

本章小結(jié)(31)

思考題(32)

第3章 高速邏輯電路分析(33)

3.1 高速TTL電路(33)

3.1.1 三極管的動態(tài)開關(guān)特性(33)

3.1.2 TTL基本電路的工作原理(34)

3.1.3 高速TTL的實現(xiàn)方式(36)

3.2 高速CMOS電路(39)

3.2.1 MOS管的開關(guān)特性(39)

3.2.2 CMOS基本電路(39)

3.2.3 CMOS電路的特性(42)

3.2.4 CMOS集成電路的特點(42)

3.2.5 CMOS電路輸入/輸出信號規(guī)則(43)

3.2.6 高速CMOS的實現(xiàn)方式(43)

3.2.7 CMOS電路的改進型(44)

3.2.8 如何選擇TTL和CMOS器件(46)

3.3 ECL電路(46)

3.3.1 ECL器件原理及工作特性(46)

3.3.2 ECL發(fā)射極開路輸出結(jié)構(gòu)(50)

3.3.3 ECL電路的工作特點(51)

3.3.4 ECL電路中電容的影響(53)

3.3.5 ECL電路的設(shè)計原則(53)

3.3.6 PECL接口電路(55)

3.3.7 LVECL/ PECL/LVPECL電路比較(56)

3.4 LVDS器件與電路(57)

3.4.1 LVDS器件簡介(57)

3.4.2 LVDS器件的工作原理(57)

3.4.3 LVDS電路設(shè)計(58)

3.4.4 LVDS的特點(59)

3.4.5 LVDS的應(yīng)用模式(59)

3.4.6 LVDS系統(tǒng)的設(shè)計(59)

3.5 高速邏輯電路使用規(guī)則(60)

3.5.1 高速TTL的使用規(guī)則(60)

3.5.2 高速CMOS的使用條件(61)

3.5.3 LVDS設(shè)計注意的幾個問題(61)

本章小結(jié)(62)

思考題(63)

第4章 高速數(shù)字信號的反射分析(64)

4.1 信號反射的機理(64)

4.1.1 反射的基本概念(64)

4.1.2 網(wǎng)格圖和線性負載反射(66)

4.1.3 Bergeron圖和非線性負載反射(67)

4.1.4 欠載傳輸線(68)

4.1.5 過載傳輸線(68)

4.2 產(chǎn)生反射現(xiàn)象的因素(69)

4.2.1 上升時間對反射的影響(70)

4.2.2 串聯(lián)傳輸線的反射影響(70)

4.2.3 短分支傳輸線的反射影響(72)

4.2.4 容性分支在傳輸線中間引起的反射影響(72)

4.2.5 拐角和通孔的影響(74)

4.2.6 載重線的反射影響(75)

4.2.7 電感性間斷的影響(76)

4.3 抑制反射的一般方法(79)

4.3.1 單端端接技術(shù)(80)

4.3.2 多負載端接技術(shù)(84)

本章小結(jié)(86)

思考題(86)

第5章 高速信號的串擾分析(87)

5.1 串擾基本知識(87)

5.1.1 串擾的基本概念(87)

5.1.2 串擾的來源(88)

5.1.3 電感矩陣和電容矩陣(88)

5.1.4 均勻傳輸線的串擾(89)

5.2 串擾機理分析(90)

5.2.1 串擾引起的噪聲(90)

5.2.2 容性耦合與感性耦合(93)

5.2.3 近端串擾與遠端串擾(95)

5.2.4 傳輸模式與串擾(97)

5.3 串擾的仿真分析(102)

本章小結(jié)(107)

思考題(108)

第6章 高速信號的開關(guān)噪聲分析(109)

6.1 同步開關(guān)噪聲的概念(109)

6.1.1 SSN噪聲及其影響(109)

6.1.2 地彈效應(yīng)(111)

6.2 同步開關(guān)噪聲分析(112)

6.2.1 同步開關(guān)噪聲的理論分析(112)

6.2.2 同步開關(guān)噪聲電路分析(115)

6.3 降低開關(guān)噪聲的電路設(shè)計(118)

6.3.1 去耦電容的使用(119)

6.3.2 驅(qū)動電路的設(shè)計(122)

6.3.3 芯片封裝(125)

6.4 降低開關(guān)噪聲的板級措施(128)

6.4.1 板級抑制SSN措施的基本方法(128)

6.4.2 應(yīng)用二維PBG結(jié)構(gòu)抑制SSN(130)

6.5 降低開關(guān)噪聲的其他措施(132)

本章小結(jié)(133)

思考題(134)

第7章 高速信號的時序分析(135)

7.1 時序系統(tǒng)(135)

7.1.1 公共時鐘同步的時序分析(135)

7.1.2 源時鐘同步的時序分析(142)

7.1.3 其他總線數(shù)據(jù)傳輸技術(shù)(147)

7.2 時鐘器件(148)

7.2.1 時鐘樹(148)

7.2.2 時鐘緩沖器(151)

7.2.3 時鐘發(fā)生器(156)

7.3 時鐘抖動(157)

7.3.1 時鐘抖動的產(chǎn)生(157)

7.3.2 時鐘抖動的應(yīng)用(159)

7.3.3 時鐘抖動的影響(161)

7.3.4 時鐘抖動的測量(161)

7.3.5 時鐘抖動的診斷和抑制(163)

本章小結(jié)(164)

思考題(165)

第8章 高速信號的EMC分析(166)

8.1 電磁兼容中的接地技術(shù)(166)

8.1.1 概述(166)

8.1.2 接地的種類(166)

8.1.3 接地方式(167)

8.1.4 模擬電路與數(shù)字電路的接地(171)

8.1.5 接地電阻(172)

8.1.6 地線的設(shè)計(173)

8.2 電磁兼容中的屏蔽技術(shù)(173)

8.2.1 概述(173)

8.2.2 屏蔽的分類(174)

8.2.3 電磁屏蔽的設(shè)計(176)

8.2.4 印制電路板中的屏蔽(177)

8.2.5 屏蔽的設(shè)計原則(178)

8.3 電磁兼容中的濾波技術(shù)(178)

8.3.1 概述(178)

8.3.2 濾波器簡介(178)

8.3.3 電磁干擾(EMI)濾波器的基本概念(180)

8.3.4 EMI濾波器的使用方法(182)

8.3.5 兩種常用的EMI濾波器(184)

8.4 PCB中的電磁兼容(186)

本章小結(jié)(192)

思考題(193)

第9章 高速信號的電源完整性分析(194)

9.1 電源完整性概述(194)

9.1.1 電源完整性的相關(guān)概念(194)

9.1.2 電源噪聲的起因及危害(194)

9.2 電源分配系統(tǒng)設(shè)計(196)

9.2.1 電源分配系統(tǒng)的分類(196)

9.2.2 常用的兩種電源分配方案(198)

9.2.3 電源分配系統(tǒng)的阻抗設(shè)計(199)

9.2.4 電容在電源分配系統(tǒng)中的應(yīng)用(201)

9.2.5 電源/地平面對模型分析(205)

9.3 電路板中電源系統(tǒng)設(shè)計(209)

9.3.1 疊層對電源分配系統(tǒng)的影響(209)

9.3.2 幾種典型的疊層方案分析(212)

9.3.3 PCB上電源分配系統(tǒng)設(shè)計規(guī)則(213)

9.3.4 設(shè)計實例(215)

本章小結(jié)(217)

思考題(218)

第10章 信號完整性仿真分析模型(220)

10.1 Spice仿真模型原理與建模方法(220)

10.1.1 Spice模型概述(220)

10.1.2 Spice的功能和特點(220)

10.1.3 Spice模型的建模方法和不足(221)

10.2 IBIS仿真模型原理與建模方法(222)

10.2.1 IBIS模型概述(222)

10.2.2 IBIS模型的結(jié)構(gòu)(223)

10.2.3 IBIS模型語法(224)

10.2.4 IBIS模型的建立(231)

10.2.5 IBIS模型的驗證方法(235)

10.2.6 IBIS模型與信號完整性分析(240)

本章小結(jié)(250)

思考題(250)

第11章 高速電路的差分線設(shè)計(252)

11.1 差分線的基本概念(252)

11.1.1 差分信號的定義(252)

11.1.2 差分和共模(253)

11.1.3 奇模和偶模(254)

11.1.4 差分對和差分阻抗(256)

11.2 差分信號的阻抗分析與計算(257)

11.2.1 無耦合時的差分阻抗(257)

11.2.2 耦合時的差分阻抗(258)

11.2.3 返回電流分布對阻抗的影響(262)

11.2.4 差分阻抗的計算(264)

11.3 差分信號設(shè)計中存在的問題及其解決方案(268)

11.3.1 差分線的端接(268)

11.3.2 差分信號的錯位與失真(270)

11.3.3 差分線的輻射干擾(272)

11.3.4 干擾線對差分信號的影響(274)

11.3.5 返回路徑中的間隙(275)

11.3.6 緊密耦合與非緊密耦合的影響(276)

11.3.7 奇模狀態(tài)與偶模狀態(tài)的影響(277)

11.3.8 PCB中的差分走線原則(280)

本章小結(jié)(284)

思考題(285)

第12章 高速電路仿真設(shè)計實例(286)

12.1 仿真設(shè)計的可行性(286)

12.2 高速光纖收發(fā)模塊仿真設(shè)計與分析(287)

12.2.1 SFP光收發(fā)模塊的工作原理及設(shè)計要求(287)

12.2.2 SFP光收發(fā)模塊的PCB設(shè)計與仿真分析(288)

12.2.3 SFP光收發(fā)模塊的板級設(shè)計要求及板層設(shè)置(289)

12.2.4 SPF光收發(fā)模塊布局的確定及仿真分析(290)

12.2.5 SFP光收發(fā)模塊布線的仿真分析(291)

12.3 高速誤碼測試系統(tǒng)信號完整性仿真設(shè)計(295)

12.3.1 系統(tǒng)組成及工作原理(295)

12.3.2 PCB設(shè)計及信號完整性仿真分析(299)

12.4 FPGA實現(xiàn)高速誤碼測試的PCB仿真設(shè)計(306)

12.4.1 基于FPGA(FX100)的誤碼儀原理及硬件電路分析(306)

12.4.2 系統(tǒng)PCB設(shè)計及信號完整性仿真分析(312)

本章小結(jié)(318)

思考題(319)

參考文獻(320)2100433B

本書較系統(tǒng)、全面、深入地介紹了高速電路信號完整性分析與設(shè)計的基本理論、概念、技術(shù)和應(yīng)用。全書共分12章，內(nèi)容包括：高速信號與高速電路的基本概念、高速信號完整性基本理論、高速邏輯電路分析、高速信號的反射分析、串擾分析、開關(guān)噪聲分析、時序分析、EMC分析、電源完整性分析、信號完整性仿真模型分析、高速電路差分線設(shè)計以及高速電路仿真設(shè)計實例等。本書配有免費電子教學(xué)課件。

本書層次結(jié)構(gòu)清晰，內(nèi)容全面，敘述由淺入深，理論、分析與設(shè)計相結(jié)合，前后連貫。本書還將當前高速信號環(huán)境下通信電子電路設(shè)計所面臨的具體問題，結(jié)合高速電路設(shè)計的基本理論和先進的信號完整性仿真設(shè)計與分析工具，對電路設(shè)計中所涉及的信號完整性問題進行重點闡述，充分反映了近年來高速電路設(shè)計的新理論、新方法、新技術(shù)和新應(yīng)用，可以幫助讀者盡快了解和跟蹤高速電路設(shè)計領(lǐng)域的最新發(fā)展。

本書可作為高等院校理工科電子科學(xué)與技術(shù)以及信息與通信類研究生和高年級本科生的教材及參考書，亦可作為從事通信與電子電路設(shè)計的工程技術(shù)人員學(xué)習(xí)和掌握高速電路設(shè)計與仿真分析的培訓(xùn)教材和參考書。