高速電路設計與仿真分析：Cadence實例設計詳解內容簡介

電路設計，尤其是現(xiàn)代高速電路系統(tǒng)的設計，是一個隨著電子技術的發(fā)展而日新月異的工作，具有很強的趣味性，也具有相當?shù)奶魬?zhàn)性?！陡咚匐娐吩O計與仿真分析：Cadence實例設計詳解》的目的是要使電子系統(tǒng)設計工程師們能夠更好地掌握高速電路系統(tǒng)設計的方法和技巧，跟上行業(yè)發(fā)展要求。因此，《高速電路設計與仿真分析：Cadence實例設計詳解》由簡到難、由理論到實踐講述了如何使用Cadence工具進行高速電路系統(tǒng)設計，以及利用仿真分析對設計進行指導和驗證?！　陡咚匐娐吩O計與仿真分析：Cadence實例設計詳解》定位于那些希望挑戰(zhàn)高速電路系統(tǒng)設計的工程師，他們應該已經具備了相應的電子系統(tǒng)設計的基本知識和技能。

第1章　高速系統(tǒng)設計簡介

1.1　PCB設計技術回顧

1.2　什么是“高速”系統(tǒng)設計

1.3　如何應對高速系統(tǒng)設計

1.3.1　理論作為指導和基準

1.3.2　實踐經驗積累

1.3.3　時間效率平衡

1.4　小結

第2章　高速系統(tǒng)設計理論基礎

2.1　微波電磁波簡介

2.2　微波傳輸線

2.2.1　微波等效電路物理量

2.2.2　微波傳輸線等效電路

2.3　電磁波反射

2.4　微波傳輸介質

2.4.1　微帶線Microstrip Line

2.4.2　微帶線的損耗

2.4.3　帶狀線Strip Line

2.4.4　同軸線Coaxial Line

2.4.5　雙絞線 Twist Line

2.4.6　差分傳輸線

2.4.7　差分阻抗

2.5　“阻抗”的困惑

2.5.1　阻抗的定義

2.5.2　為什么要考慮阻抗

2.5.3　傳輸線結構和傳輸線阻抗

2.5.4　瞬時阻抗和特征阻抗

2.5.5　特征阻抗和信號完整性

2.5.6　為什么是50Ω

2.6　阻抗的測量

2.7　“阻抗”的困惑之答案

2.8　小結

第3章　信號完整性簡介

3.1　什么是信號完整性

3.2　信號完整性問題分類

3.3　反射的產生和預防

3.3.1　反射的產生

3.3.2　反射的消除和預防

3.3.2.1　匹配

3.3.2.2　拓撲結構設計

3.4　串擾的產生和預防

3.4.1　串擾的產生

3.4.2　串擾的預防與消除

3.5　電源完整性分析

3.5.1　電源系統(tǒng)設計目標

3.5.2　電源系統(tǒng)設計方法

3.5.3　電容的理解

3.5.4　SSN分析和應用

3.6　電磁兼容性EMC和電磁干擾EMI

3.7　影響信號完整性的其他因素

3.8　小結

第4章　Cadence高速系統(tǒng)設計工具

4.1　Cadence高速系統(tǒng)設計流程

4.2　約束管理器Constrain Manager

4.3　SigXplorer信號完整性分析工具

4.3.1　S參數(shù)（Scattering parameters）

4.3.2　過孔模型生成（Via Modeling）

4.3.3　通道分析CA（Channel Analysis）

4.4　前仿和后仿

第5章　Cadence高速系統(tǒng)設計流程及工具使用

5.1　高速電路設計流程的實施條件分析

5.2　IBIS模型和DML模型

5.2.1　IBIS模型介紹

5.2.2　IBIS文件介紹

5.2.3　DML模型

5.2.4　如何獲得IBIS模型

5.2.5　在Cadence中使用IBIS模型

5.2.6　IBIS2 SigNoise的警告和錯誤參考

5.3　仿真庫的建立和設置

5.4　仿真分析條件設置

5.4.1　Cross-section——PCB疊層設置

5.4.2　DC Nets——直流電壓設置

5.4.3　Devices——器件類型和管腳屬性設置

5.4.4　SI Models——為器件指定模型

5.4.5　SI Audit——仿真條件的檢查

5.5　系統(tǒng)設計和（預）布局

5.6　使用SigXP進行仿真分析

5.6.1　拓撲結構抽取

5.6.2　在SigXP中進行仿真

5.6.2.1　設置激勵和仿真類型

5.6.2.2　設置仿真參數(shù)

5.6.2.3　查看仿真結果

5.6.2.4　為什么要進行參數(shù)掃描仿真

5.7　約束規(guī)則生成

5.7.1　簡單約束設計——Prop Delay

5.7.2　拓撲約束設計——Wiring

5.7.3　時序相關約束設計——Switch-Settle Delay

5.8　約束規(guī)則的應用

5.8.1　層次化約束關系

5.8.2　約束規(guī)則的映射

5.8.3　Constrain Mananer的使用

5.9　布線后的仿真分析和驗證

5.9.1　布線后仿真的必要性

5.9.2　布線后仿真流程

5.10　電源完整性設計

5.10.1　電源完整性設計方法

5.10.2　電源完整性設計分析步驟

5.10.3　多節(jié)點仿真分析

5.10.4　電容的布局和布線

5.10.5　合理認識電容的有效去耦半徑

5.11　SSN的設計分析

5.12　小結

第6章　高速系統(tǒng)設計實例設計分析

6.1　設計實例介紹

6.2　DDR設計分析

6.2.1　DDR規(guī)范的DC和AC特性

6.2.2　DDR規(guī)范的時序要求

6.2.3　DDR芯片的電氣特性和時序要求

6.2.4　DDR控制器的電氣特性和時序要求

6.3　仿真庫的建立

6.3.1　DDR芯片的IBIS文件處理

6.3.2　FPGA的IBIS模型文件處理

6.3.3　仿真庫的建立

6.4　仿真條件設置——Setup Advisor

6.4.1　設置疊層和阻抗特性

6.4.2　設置電壓

6.4.3　器件類型和模型設置

6.5?。A）布局

6.6　仿真約束的生成和實施

6.6.1　網(wǎng)絡整理和仿真對象規(guī)劃

6.6.2　結構抽取與仿真分析

6.6.3　DDR地址總線約束定義

6.6.4　DDR數(shù)據(jù)總線仿真分析和約束

6.6.4.1　DDR數(shù)據(jù)總線仿真分析

6.6.4.2　DDR數(shù)據(jù)總線時序仿真分析

6.6.5　DDR數(shù)據(jù)總線約束定義

6.6.6　約束的時序驗證

6.7　約束實施和布線

6.8　布線后的仿真驗證0

6.9　DDR總線的其他分析技術

6.9.1　DDR2和DDR3介紹

6.9.2　DDR2仿真分析設計方法

6.9.3　DIMM系統(tǒng)設計分析方法

6.10　電源完整性——多節(jié)點仿真分析

6.11　靈活使用Cadence高速設計流程

第7章　高速串行差分信號仿真分析及技術發(fā)展挑戰(zhàn)

7.1　高速串行信號介紹

7.2　Cadence中高速串行信號仿真分析流程和方法

7.2.1　系統(tǒng)級設計

7.2.2　互連設計和S參數(shù)

7.2.3　通道分析和預加重設計

7.2.4　時域分析和驗證

7.3　3.125Gbps差分串行信號設計實例仿真分析

7.3.1　設計用例說明

7.3.2　設計用例解析

7.3.3　設計用例的使用

7.4　高速串行信號設計挑戰(zhàn)

7.4.1　有損傳輸線和PCB材料的選擇

7.4.2　高頻差分信號的布線和匹配設計

7.4.3　過孔的Stub效應

7.4.4　連接器信號分布

7.4.5　預加重和均衡

7.4.6　阻抗，還是阻抗

7.4.7　6 Gbps，12 Gbps！然后

7.5　5Gbps以上的高速差分串行信號仿真和IBIS-AMI模型

7.5.1　5 Gbps以上的高速差分串行信號仿真

7.5.2　IBIS-AMI模型

7.6　抖動（Jitter）

7.6.1　認識抖動（Jitter）

7.6.2　實時抖動分析

7.6.3　抖動各分量的典型特征

第8章　實戰(zhàn)后的思考

參考書目

術語和縮略詞2100433B

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